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14nm之后，再说什么几nm，往往都是数字游戏了，用晶体管密度来测定更合理既

大姐大杂谈 2024-07-18 15:51:02

14nm之后，再说什么几nm，往往都是数字游戏了，用晶体管密度来测定更合理既然如此有人说麒麟9100预计晶体管数量在140亿左右，再看看台积电5nm能做到170亿，所以有人说麒麟9100相当于5.5nm倒也说得过去，但同时也要知道5.5nm和5nm这个坎没有那么容易过去。所以就目前的情况来看，传闻中的麒麟9100工艺密度应该快到国内的极限了，这的确非常厉害，但后续怎么办也是个问题，最近老美那边疯了，准备下狠手，要卡得更紧了

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评论列表

用户17xxx15 105

2024-07-19 14:27

国产EUV2023年底已经在长光所整合出样机了，华为是第一批介入EUV调试运转的企业，今年下半年华为已经可以明确推出5纳米芯片，传闻是DUV四重曝光和EUV两种工艺混搭生产，而且DUV模式下5纳米也不是中芯国际做的

芹菜馅的饺子回复:

他说的也没大毛病，国产euv是有样机在测试，但是不知道是几纳米的，有的说14有的说7，估计14概率大一点，不过终归是样机，效果和质量还不尽人意，听说改进后的第二批样机也快出来了。

07-19 20:54

用户17xxx15 回复:

军用芯片目前主流是65纳米，小部分采用28纳米制程，军用芯片对能耗和尺寸要求不大，更多要求的是成熟可靠抗G载荷，简单指令执行90纳米芯片就可以了，美军F35战斗机上的芯片也就是65纳米的

07-19 21:50
。。。 61

2024-07-18 19:55

duv的5nm支撑一两年就够了，国产euv也快了。5nm工艺也可以不断改良提升性能，就像英特尔初代10nm改进了三四代不也有性能改进么。

用户10xxx32 回复: 。。。

你最后所说的也属于芯片制造的所需工艺了，光刻机是处于芯片制造中端设备，仍包括在芯片制造工艺内。遮片与光学镜头的匹配在新的精度更高的使用环境下需要调校和规模化生产测试最佳值。处理出来晶圆的工艺的提升也直接关系到提升晶体的质量。每种新制程的光刻机出厂后投入使用都需要长时间的调校匹配才能真正的投产，然后就是逐渐的改进工艺。而经过这一流程后，制造相同制程的新的芯片就不需要长时间的调试工作了。你所说的情况，记得是晶圆处理工艺和设计上的问题，元件干扰等等都会影响到自身的工作性能。

07-20 19:35

。。。回复:

你懂个毛线，你研究过芯片生产工艺吗？英尔特初代10nm密度比10nm++高很多你知道吗？但是人家性能频率提升很多，刚开始的初代10nm只能用在笔记本芯片上，因为高频率上不去，高频功耗指数上升，所以才有后面三次改良迭代，包括现在14代酷睿都是10nm第四代，虽然性能提升小，但是是有提升的。起码，像什么特定频率之下功耗降低，极限频率性能提升，晶体管沟道成型更清晰降低漏电率，降低功耗，提升频率等等。工艺节点只代表晶体管微缩水平，但是在同等尺寸下，优化晶体管性能是可以不依靠更先进光刻机的。

07-20 09:29
用户17xxx10 52

2024-07-18 18:13

老美真是明灯啊，卡什么突破什么！甚至都不用自己规划接下来突破的重点[抠鼻]

看潮者回复:

有前人走成功了的路，后人死扣这个方向，总能出来，而自己规划未知方向，就死扣到底结论是方向错了。像日本氢能源，日本光刻机死扣激光源

07-19 12:06
用户10xxx63 35

2024-07-19 09:07

最可怕的是 2nm几乎是芯片的极限了，别人到赛道尽头了，我们还有机会追赶，一旦追上，中国会把芯片打成白菜价，

没有碗不干饭回复:

这么小的制程，跳电恐怕是克服不了的吧，5纳米不是。物理极限，但应该算是现代工业的极限了，3纳米很大可能性也是会跳电

07-22 16:13

ni别太放肆回复:

一天天就想白嫖是吧[笑着哭]白菜价企业亏本给你那是慈善家不是企业家，你还活在梦里是吧

07-25 22:27
VCc 24

2024-07-18 22:59

🐖
雨夜流星 18

2024-07-19 02:49

车到山前必有路，在复兴路上的中国面前就没有过不去的坎。
用户10xxx05 18

2024-07-19 08:34

什么170亿？140亿？面积呢？什么乱七八糟的

信仰圣光吧回复:

应该是一个芯片内的晶体管数量

07-20 13:36

椿花湫月回复: 信仰圣光吧

但芯片也有大小的呀

07-25 07:33
A8898 15

2024-07-19 13:57

极紫外线就是最短的光波线了，更短的目前没有找出来，都是各种忽悠纳米，和酒一样，忽悠年份[笑着哭][笑着哭][笑着哭]

FY 回复:

x射线

07-20 13:01
盐识平 10

2024-07-22 09:13

intel早知道台积电和三星的制程有水分了，所以改叫intel7和4，对应的10纳米和7纳米。

奶茶杯定制回复:

以前听过一个网友这样评论过三星的7纳米是达到百分之1就能叫7纳米台积电是百分之30 英特尔是百分之70[裂开]

07-23 23:43
记忆 8

2024-07-20 00:06

以后别说几纳米了，就说每平方米多少晶体管，这样最科学

认蒸你就熟了回复:

一平方米2纳米的晶体管就多咯[得瑟]

07-20 02:51

大牛比较懒回复:

目前中国自己能产的芯片每立方米10个晶体管，这样说您还满意吗？

07-23 10:54
小小 6

2024-07-22 03:07

能做到以前的7nn就牛比了，目前用国产的设备肯定达不到以前7nm的水平，不管你们怎么吹都好，华为60发热就是芯片问题。
大象 5

2024-07-20 07:07

美国这样做目的是为了激发中国的创造力你看现在中国做得挺不错
流浪的可乐 5

2024-07-20 15:20

只说晶体管数量，不说面积体积等于没说。

姬无忧回复:

晶体管密度可以用堆叠层数的方式提升，存储芯片由于功耗和发热低，目前的工业可以在一块芯片上堆叠最多256层，目前CPU由于功耗大发热大最多只能堆叠2层，全球也只有AMD的7代锐龙CPU和英特尔14代CPU采用了这个工艺，麒麟9010可能是国产14纳米2层堆叠的芯片，晶体管密度快要接近台积电5nm工业，但是实际性能要差一点，发热也更大一点。

07-21 18:51
FY 3

2024-07-20 12:57

就小编这点肤浅的凡尔赛，能骗得了我泱泱大中华的流量？
cegndn 3

2024-07-23 17:38

到底是你说的对，还是AI说的对？
木晨 2

2024-07-19 08:30

反正就是遥遥领先
10088 2

2024-07-20 15:54

吹牛逼
用户74xxx62 2

2024-07-20 21:54

说IC的晶体管数量，业内默认是指每平方厘米。

姬无忧回复:

以前晶体管密度和工业制程成正比，现在不一定，AMD搞出来了2层堆叠的第7代锐龙CPU，在工业制程不变的情况下把晶体管密度提升了30%，性能提升了20%。还有堆叠层数达到256层的19nm工业的存储芯片如果计算晶体管密度的话相当于1nm以下了。

07-21 18:59
HeaVen 2

2024-07-22 06:17

早你吹逼的时候咋没说是数字游戏了？现在这一套一套的在这诋毁别人，一副正义感的面孔
莲花亭主 1

2024-07-20 11:45

美国人有时挺有意思的，本来国内高校争拨款八仙过海的，他搞了个制裁榜，类似广东工业大学这种名气大不的高校，恨不得制作个"挤进制裁榜，展现硬实行"的巨额横幅挂出来嘚瑟。
用户83xxx20 1

2024-07-20 11:28

芯片大小你不算吗？芯片可以做大一点放更多的晶体管，但是这样耗电量就更大了。
赛赛 1

2024-07-21 10:59

手机7纳米就完全够用了，我现在用的手机四年了一点毛病没有，感觉还能再用两年。
逍遥 1

2024-07-20 19:13

麒麟9000还第一个用5纳米工艺呢，应该考虑的是性能比麒麟9000提升多少，放多少晶管那些都是宣传语！按芯片旧的制程标准，现在的2纳米也只是28纳米的标准